CAT1161存储器EPROM芯片参数和详细讲解

概述：CAT1161是CATALYST公司生产的EPROM存储器芯片，双列直插8脚封装。

CAT1161实物外观图


该芯片有以下特点
1.看门狗功能
2.400kHz I2C bus compatible
2.7V to 6.0V operation
3.Low power CMOS technology
16-Byte page write buffer
4.Built-in inadvertent write protection
— VCC lock out
— Write protect pin, WP
5.Active high or low reset
— Precision power supply voltage monitor
— 5V, 3.3V and 3V systems
— Five threshold voltage options

6.1,000,000 Program/Erase cycles
Manual Reset
7.100 Year data retention
8.8-pin DIP or 8-pin SOIC
9.Commercial and industrial temperature ranges

CAT1161引脚功能图


CAT1161内部方框图


CAT1161详细讲解：
CAT1161内部有16K位的EEPROM(2048字节)，适用于一些数据量不大但需永久保存的场合。内部存储器采用I2C总线接口，与24C16的性能完全相同。I2C总线的特性与操作如下：
I2C总线协议
IIC总线协议定义了以下特性：
(1)只能在总线空闲时起动数据传输。
(2)在数据传输过程中，当时钟线为高电平时，数据线必须保持稳定状态，不允许有变化。时钟线为高电平时，数据线上的跳变看作总线的起始或停止条件。时钟线为低电平时，数据线允许发生变化。

起始条件
起始条件在所有命令执行之前产生，当SCL处于高电平时，SDA从高到低的跳变定义为起始条件。CAT1161监视SDA和SCL线，在起始条件没有被满足之前不会做出响应。
停止条件
当SCL处于高电平时，SDA从低到高的跳变定义为停止条件，一旦停止条件产生，所有操作停止。
起始条件和停止条件由主器件产生，起始条件之后，总线被认为处于忙状态，停止条件后。总线被认为处于闲状态。下图是起始条件和停止条件的时序图。


器件寻址
CAT1161内部有16K位的EEPROM，即2048字节，I2C总线使用以下方法进行访问。
主器件发送起始条件后，接着再发送请求访问的从器件地址，8位从器件地址的高4位固定为1010，接下来的3位(表2中A10—A8)定义存储器的地址，对于CAT1161来说这3位为高地址位，从器件地址的最后1位(最低位)用来指定执行的是写还是读操作，这一位为1时执行读操作，为0时执行写操作。主器件发送完起始条件和从器件地址字节后，CAT1161对总线进行监控，当它的地址与发送来的从地址相匹配时做出应答，拉低SDA线，然后CATl161根据R／W一位的值决定执行读还是写操作。下一字节为低8位地址，高3位和低8位组成的11位地址刚好寻址2048字节单元。

应答
一次数据成功传输后，每个接收器都必须产生一个应答信号。应答器件在第9个时钟周期将SDA线拉低。表明它已接收完8位数据。在接收完起始条件和从器件地址后，CATl 161产生 一个应答信号。若CAT1161被选中且执行的是写操作，则每接收完一个字节都产生应答信号。当CAT1161开始一次读操作时，每发送8位数据后监控数据线，等待应答，一旦接收到应答信号，CATl 161继续发送下一个数据，如果主控器不产生应答，CAT1161器件将停止数据传输，等待停止条件的到来。图4为应答时序图。

写操作
CAT1161的写操作有2种：字节写和页面写。
字节写：每次在指定位置写入1个字节数据(高位在前)。首先主器件向CAT1161发送起始信号和从器件地址(最低位置0)之后，然后等待应答信号，当应答信号来到之后发送地址的低字节，用以指定数据写到哪一个地址单元中，然后再次等待应答信号，当应答信号到来之后立即发送待写入的数据，当此次的应答信号来到之后发送停止信号。CAT1161进入写周期。在写周期内，CAT1161不响应任何操作。图5是字节写的时序图。
页写：页写和字节写操作很类似，只是主器件在完成靠前次数据传送之后，不发送停止信号，而是继续发送待写入的数据。在每一个数据被写入之后，CAT1161都会发送出一个应答信号，主器件接收到这个应答信号之后即可进行下一次数据传送。当全部数据传送完成之后，再发送停止条件，结束整个数据传送过程。CAT1161支持16字节的页写。图6是页写的时序图。



各引脚功能详细解释
WP-写保护

若该管脚与VCC相连，则整个存储器阵列进入写保护状态，只能读。当管脚与GND相连或悬空时，可以对器件进行正常的读／写操作。RESET、RESET：复位I／O它们是开漏输出结构，作为复位触发输入端，一旦在这两个管脚上产生复位条件，器件起动工作，并将复位条件维持约200rns。RESET脚必须通过一个下拉电阻连接。而RESET必须通过一个上拉电阻连接。

SDA：串行数据

FC双向串行数据管脚，用于发送器件数据或从器件外接收数据。SDA管脚是开漏输出结构，可与其它开漏极或集电极开路输出进行线或。如果在1.6S之内SDA线上无数据传输，看门狗定时器溢出。

SCL：串行时钟

I2C串行时钟输入，串行时钟由主器件提供，一般为单片机。

与单片机的连接
CAT1161采用I2C总线结构，与单片机连接较简单。对于高电平复位有效的单片机，将CAT1161的7脚通过一个10K的电阻下拉到地，然后连接至单片机复位引脚，图
中所示为AT89S52的9脚。

对于低电平复位有效的单片机，将2脚通过一个10K的电阻上拉至电源，然后连接至复位引脚即可。I2C总线结构的EEPROM存储器通过SDA和SCL线进行寻址读写，由于AT89S52的P1口内部带弱上拉，SDA和SCL线上没有接上拉电 阻，如果单片机的IO口没有上拉电阻，必须外接上拉电阻，两个上拉电阻一般选4K7或10k。


电源的监控和复位
CAT1161精确复位控制器可以保证在掉电条件和电压上升／下降条件下系统工作的正确性。复位配置成开漏输出，电压上升时，RESET输出高电平复位信号，直至VCC上升到门槛值VTH后大约200ms，之后器件停止驱动复位输出端。这时，复位输出端被各自的上拉／下拉电阻将电平拉高／低。在电源掉电时，VCC下降到VTH值后，RESET端将产生有效输出，只要VCC>1．0V，RESET将一直保持有效RESET。复位管脚是一个I／O口，因此，CATll61可作为一个信号条件电路来实现外部手动复位。管脚作为输入口使用时，复位信号为边沿触发，也就是说当检测到一个由低到高的跳变时，CAT1161的RESET输入就触发一次复位，同样，在检测到一个由高到低的跳变时，／RESET输入触发一次复位。

CAT1161具有5个复位门槛电压，分另0为4．50～4．75V、4．25～4．50V、3．00—3．15V、2．85～3．00V和2．55—270V。对应型号分别为CATl161—45、CAT1161—42、CAT1161—30、1161—28、CAT1l61—25，支持5V、3．3V和3V的系统。通常5V系统可选4．50—4．75V复位门槛电压的芯片。

看门狗功能
看门狗定时器为微控制器提供了一种特别的保护。如果系统运行失败，1．6秒之内无喂看门狗操作，CAT1l61就产生一个复位信号。CAT1161在SDA输入端连接看门狗定时器，如果在1．6秒内微控制器没有使SDA管脚电平翻转，看门狗定时器将会溢出，使复位输出端产生一个复位信号。SDA线上的任何跳变都将使看门狗定时器清零，在复位信号有效期间，看门狗定时器停止计数，保持清零状态。

IIC与EEPROM
CAT1161内部有16K位的EEPROM(2048字节)，适用于一些数据量不大但需永久保存的场合。内部存储器采用I2C总线接口，与24C16的性能完全相同。I2C总线的特性与操作如下：

l2C总线协议
FC总线协议定义了以下特性：
(1)只能在总线空闲时起动数
据传输。
(2)在数据传输过程中，当时钟线为高电平时，数据线必须保持稳定状态，不允许有变化。时钟线为高电平时，数据线上的跳变看作总线的起始或停止条件。时钟线为低电平时，数据线允许发生变化。
起始条件
起始条件在所有命令执行之前产生，当SCL处于高电平时，SDA从高到低的跳变定义为起始条件。CAT1161监视SDA和SCL线，在起始条件没有被满足之前不会做出响应。
停止条件
当SCL处于高电平时，SDA从低到高的跳变定义为停止条件，一旦停止条件产生，所有操作停止。
起始条件和停止条件由主器件产生，起始条件之后，总线被认为处于忙状态，停止条件后。总线被认为处于闲状态。左图为起始条件和停止条件的时序图。

器件寻址
CAT1161内部有16K位的EEPROM，即2048字节，I2C总线使用以下方法进行访问。
主器件发送起始条件后，接着再发送请求访问的从器件地址，8位从器件地址的高4位固定为1010，接下来的3位(表2中A10—A8)定义存储器的地址，对于CAT1161来说这3位为高地址位，从器件地址的最后1位(最低位)用来指定执行的是写还是读操作，这一位为1时执行读操作，为0时执行写操作。主器件发送完起始条件和从器件地址字节后，CAT1161对总线进行监控，当它的地址与发送来的从地址相匹配时做出应答，拉低SDA线，然后CATl 161根据R／W一位的值决定执行读还是写操作。下一字节为低8位地址，高3位和低8位组成的11位地址刚好寻址2048字节单元。

应答
一次数据成功传输后，每个接收器都必须产生一个应答信号。应答器件在第9个时钟周期将SDA线拉低。表明它已接收完8位数据。在接收完起始条件和从器件地址后，CATl 161产生 一个应答信号。若CAT1161被选中且执行的是写操作，则每接收完一个字节都产生应答信号。当CAT1161开始一次读操作时，每发送8位数据后监控数据线，等待应答，一旦接收到应答信号，CATl 161继续发送下一个数据，如果主控器不产生应答，CAT1161器件将停止数据传输，等待停止条件的到来。图4为应答时序图。
写操作CAT1161的写操作有2种：字节写和页面写。

字节写：每次在指定位置写入1个字节数据(高位在前)。首先主器件向CAT1161发送起始信号和从器件地址(最低位置0)之后，然后等待应答信号，当应答信号来到之后发送地址的低字节，用以指定数据写到哪一个地址单元中，然后再次等待应答信号，当应答信号到来之后立即发送待写入的数据，当此次的应答信号来到之后发送停止信号。CAT1161进入写周期。在写周期内，CAT1161不响应任何操作。图5是字节写的时序图。 [Page]
页写：页写和字节写操作很类似，只是主器件在完成靠前次数据传送之后，不发送停止信号，而是继续发送待写入的数据。在每一个数据被写入之后，CAT1161都会发送出一个应答信号，主器件接收到这个应答信号之后即可进行下一次数据传送。当全部数据传送完成之后，再发送停止条件，结束整个数据传送过程。CAT1161支持16字节的页写。图6是页写的时序图。

写保护
写保护特性允许用户对存储器进行保护，禁止对非易失性存储器阵列的编程。如果WP管脚与VCC相连，整个存储阵列被保护，只可对其进行读操作。此时CAT1161可以接收从地址和字节地址，在接收完第1个字节后，器件不发送应答信号来实现禁止对存储单元的编程。
读操作
除R／W位为1外，CAT1161读操作的起动与写操作完全一样。读操作包含3种方式：立即／当前地址读、选择／指定位置读和连续读。
立即／当前地址读
立即／当前地址读一般是和其它2种读操作结合起来使用。CAT1161芯片内部有1个地址计数器，它会保留接收到的最后1个地址并且自动加1，所以当使用当前地址读时，芯片读出的是前1个写入地址的下一个地址。当前 地址读的操作步骤如下：发送起始信号和对应的从器件地址(最低位为1，表示读)，在收到应答信号之后就可以开始接收数据，接收完数据后不应答，再发送一个停止条件。图7为立即／当前地址读的时序图。

选择，指定位置读
选择／指定位置读是指定1个需要读取的地址单元，对其进行读取。其操作步骤是首先给出1个启动信号，然后给出从器件地址(最低位为O，表示写)，在接收到应答信号之后发送1个指定的器件内部地址(地址低8位)，然后等待应答，当应答到来的时候不发送停止信号而是发送1个启动信号和1个从器件地址(最低位为1，表示读)。当收到应答信号时，就可以接收到需要读取位置的字节数据，接收完成之后发送1个停止信号。图8为选择\旨定位置读的时序图。

连续读
连续读可以由选择读或者当前地址读起动。接收器件收到1个数据之后，不发送停止信号，而是发送1个应答信号．以示需要更多的数据。
CAT1161接收到这个应答信号之后，自动把地址加1，然后继续发送该地址对应的数据，直到接收器件不发送应答信号，而是1个停止信号。需要注意的是，CAT1161在没有接收到应答信号而是接收到一个停止信号之后，就立即停止向外部送数据。连续读过程中，当地址计数器的值超过了器件的最大地址之后(2047)。会自动溢出，从最低地址开始送数据。图9为连续读的时序图。
I2C总线程序设计
在编写程序访问I2C总线器件时，必须严格按照总线标准进行，具体可参阅各器件的数据手册。有的单片机内部带I2C总线接口，没有I2c总线接口的单片机可以使用模拟方法实现。有需要模拟FC总线读写程序者可与我联系，邮箱为：hu8848@sina.com胡晓华